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NSA.MA-A3加速卡

恒揚(yáng)數(shù)據(jù)NSA.MA-A3加速卡是一款半高半長(zhǎng)PCIe加速卡，該卡具備業(yè)界領(lǐng)先的400G+PCIe Gen5.0x16高速接口，單板PCIe供電, 兼容高性能和緊湊型機(jī)箱，可提供超高帶寬、低延遲的數(shù)據(jù)傳輸解決方案，適用于智算數(shù)據(jù)中心AI網(wǎng)絡(luò)、云計(jì)算、邊緣計(jì)算、網(wǎng)絡(luò)加速和高性能計(jì)算等領(lǐng)域，能夠有效支持需要大量數(shù)據(jù)交換和實(shí)時(shí)處理的應(yīng)用場(chǎng)景。

  • 產(chǎn)品概述

  • 性能特點(diǎn)

  • 典型應(yīng)用

恒揚(yáng)數(shù)據(jù)NSA.MA-A3加速卡是一款半高半長(zhǎng)PCIe加速卡， 該卡具備業(yè)界領(lǐng)先的400G+PCIe Gen5.0x16高速接口，單板PCIe供電, 兼容高性能和緊湊型機(jī)箱，可提供超高帶寬、低延遲的數(shù)據(jù)傳輸解決方案，適用于智算數(shù)據(jù)中心AI網(wǎng)絡(luò)、云計(jì)算、邊緣計(jì)算、網(wǎng)絡(luò)加速和高性能計(jì)算等領(lǐng)域，能夠有效支持需要大量數(shù)據(jù)交換和實(shí)時(shí)處理的應(yīng)用場(chǎng)景。

? 高帶寬高密度
具備 400G面板接口和PCIe Gen5接口，支持極高的數(shù)據(jù)傳輸速率，滿足大規(guī)模數(shù)據(jù)處理和實(shí)時(shí)應(yīng)用的需求。適用于高性能計(jì)算和數(shù)據(jù)中心環(huán)境中的高速數(shù)據(jù)傳輸需求，如AI網(wǎng)絡(luò)等。半高半長(zhǎng)卡設(shè)計(jì)，使得該卡能夠在更緊湊的機(jī)箱中使用，適應(yīng)各種空間受限的環(huán)境，同時(shí)保持卓越的性能表現(xiàn)。
? 可編程加速
基于 Agilex 7 FPGA 的 NSA.MA-A3卡能夠根據(jù)具體的應(yīng)用需求進(jìn)行編程和優(yōu)化。這意味著它可以靈活地加速不同的 AI 工作負(fù)載，包括深度學(xué)習(xí)推理、數(shù)據(jù)預(yù)處理和模型壓縮等。
? 硬件加速器集成
Agilex 7 系列 FPGA 支持集成高效的 DSP 模塊和專用的 AI 引擎，可以加速?gòu)?fù)雜的數(shù)學(xué)計(jì)算，如矩陣運(yùn)算、卷積運(yùn)算等，大幅提升 AI 算法的執(zhí)行速度。
? 低延遲和高帶寬
 結(jié)合 400G 接口和 PCIe Gen5 技術(shù)和FPGA 的并行處理能力，確保了低延遲和高吞吐量處理網(wǎng)絡(luò)流量，適用于需要實(shí)時(shí)處理和快速響應(yīng)的 AI應(yīng)用場(chǎng)景，提升了系統(tǒng)的整體響應(yīng)速度和數(shù)據(jù)處理能力。
? 高能效比 
相比軟件實(shí)現(xiàn)方案，F(xiàn)PGA加速性能有數(shù)倍甚至百倍的提升，每Watt功耗獲得的性能優(yōu)勢(shì)明顯，性價(jià)比、性能功耗比相較傳統(tǒng)服務(wù)器CPU有量級(jí)倍數(shù)的提升。

? 靈活升級(jí)更新
FPGA加速卡可在線升級(jí)更新加速算法，且無需重啟服務(wù)器，可靈活適應(yīng)不同加速場(chǎng)景，具備通用性。
? 應(yīng)用廣泛 
適用于數(shù)據(jù)中心、云計(jì)算、邊緣計(jì)算、網(wǎng)絡(luò)加速和高性能計(jì)算等領(lǐng)域，能夠有效支持需要大量數(shù)據(jù)交換和實(shí)時(shí)處理的應(yīng)用場(chǎng)景。

智算中心的 AI NIC 解決方案

智算中心的需求與挑戰(zhàn)
隨著AI模型的規(guī)模和復(fù)雜性不斷增加，尤其是在深度學(xué)習(xí)和大數(shù)據(jù)處理的背景下，數(shù)據(jù)傳輸量劇增，網(wǎng)絡(luò)容易成為系統(tǒng)性能的瓶頸。特別是在分布式計(jì)算環(huán)境中，節(jié)點(diǎn)之間的數(shù)據(jù)交換頻繁，若網(wǎng)絡(luò)帶寬不足或延遲過高，會(huì)嚴(yán)重影響AI任務(wù)的執(zhí)行效率，所以AI網(wǎng)絡(luò)需要支持高帶寬以便在節(jié)點(diǎn)之間快速傳輸大量數(shù)據(jù)。同時(shí)，低延遲是實(shí)時(shí)AI訓(xùn)練和推理的關(guān)鍵。

解決方案實(shí)現(xiàn)
 - 接口速率: 提供單口400GE或雙口200GE IO以及PCIe Gen5高速接口，能夠滿足AI計(jì)算和數(shù)據(jù)中心應(yīng)用對(duì)帶寬的嚴(yán)苛需求。
 - FPGA 直達(dá) NVMe 存儲(chǔ): 通過 FPGA 直接連接 NVMe 存儲(chǔ)設(shè)備，實(shí)現(xiàn)數(shù)據(jù)的高速讀寫，減少中間環(huán)節(jié)帶來的延遲，從而顯著提升系統(tǒng)的整體性能。
- RDMA 協(xié)議: 搭載標(biāo)準(zhǔn)/自研 RDMA協(xié)議，實(shí)現(xiàn)了遠(yuǎn)程內(nèi)存訪問的高效性和低延遲，適用于大規(guī)模數(shù)據(jù)處理和高性能計(jì)算任務(wù)。
 - 自研通信庫(kù): 硬件結(jié)合自研通信庫(kù)，能夠?qū)崟r(shí)感知業(yè)務(wù)需求，并根據(jù)實(shí)際應(yīng)用場(chǎng)景動(dòng)態(tài)調(diào)整，優(yōu)化數(shù)據(jù)傳輸路徑和計(jì)算任務(wù)分配。
- 多路徑高性能擁塞控制算法: 自研的多路徑擁塞控制算法在高并發(fā)和高負(fù)載情況下，能夠智能地選擇最佳數(shù)據(jù)傳輸路徑，避免網(wǎng)絡(luò)擁塞，保障數(shù)據(jù)傳輸?shù)姆€(wěn)定性和速度。
 - 降低長(zhǎng)尾時(shí)延: 硬件級(jí)重傳機(jī)制有效減少了因網(wǎng)絡(luò)波動(dòng)和數(shù)據(jù)包丟失導(dǎo)致的延遲，長(zhǎng)尾時(shí)延降低達(dá) 50%，顯著減少了因重傳帶來的等待時(shí)間，提升了整體系統(tǒng)響應(yīng)速度。